МИКРОСХЕМА ИНТЕГРАЛЬНАЯ К1921ВК01Т. Руководство пользователя (от 10.09.2019)

337

A.11 Регистры блока UART

Т а б л и ц а А . 1 1 . 1 – Регистр данных

Сброс: 00000000h

Поле

Биты

Описание

OE, BE,
PE, FE

11, 10,
9, 8

См. описание бит в регистре RSR_ECR

DATA

7-0

Поле данных.
Результатом записи в поле DATA является размещение байта в
буфере передатчика, а результатом чтения – считывание байта из
буфера приемника

–

31-12

Зарезервировано

Т а б л и ц а А . 1 1 . 2 – Регистр состояния приемника и сброса ошибки приемника

RSR_ECR

Сброс: 00000000h

Поле

Биты

Описание

Флаг переполнения буфера приемника
0

В буфере есть свободное место или бит был сброшен после записи в
регистр RSR_ECR.
Содержимое буфера остается верным, так как перезаписан был
только сдвиговый регистр. Центральный процессор должен считать
данные для того, чтобы освободить буфер

Буфер заполнен, а данные продолжают поступать

338

Окончание таблицы А.11.2

Поле

Биты

Описание

Флаг разрыва лини
0

Нормальная работа или бит был сброшен после записи в регистр
RSR_ECR

Обнаружен признак разрыва линии, то есть наличие низкого
логического уровня на входе приемника в течение времени,
большего, чем длительность передачи полного кадра данных
(включая стартовый, стоповый биты и бит проверки на четность).
При включенном режиме FIFO данная ошибка ассоциируется с
последним байтом, поступившим в буфер. В случае обнаружения
разрыва линии в буфер загружается только один нулевой кадр.
Прием данных возобновляется только после перехода линии в
логическую единицу и последующего обнаружения корректного
стартового бита

Флаг ошибки контроля четности
0

Нормальная работа или бит был сброшен после записи в регистр
RSR_ECR

Четность принятого кадра данных не соответствует установкам
битов EPS и SPS в регистре управления линией LCR_H.
При включенном режиме FIFO данная ошибка ассоциируется с
байтом, находящимся на вершине буфера

Флаг ошибка в структуре кадра
0

Нормальная работа или бит был сброшен после записи в регистр
RSR_ECR

В принятом символе не обнаружен корректный стоповый бит
(единица). При включенном режиме FIFO данная ошибка
ассоциируется с байтом, находящимся на вершине буфера

–

31-4

Зарезервировано

Все флаги сбрасываются записью единицы

Т а б л и ц а А . 1 1 . 3 – Регистр флагов

Сброс: 00000090h

Поле

Бит

Описание

Инверсия линии UARTRI
0

Выключено

Включено

339

Окончание таблицы А.11.3

Поле Биты

Описание

TXFE/
RXFE

7/
4

Флаг пустоты буфера передатчика/приемника. Установка флага зависит
от состояния бита FEN регистра LCR_H
0

Буфер не пуст

Буфер пуст

П р и м е ч а н и е – Бит TXFE/RXFE не дает никакой информации о

наличии данных в сдвиговом передающем регистре.

RXFF/
TXFF

6/
5

Флаг заполнения буфера приемника/передатчика. Установка флага
зависит от состояния бита FEN регистра LCR_H (т. е. включен режим
FIFO или нет)
0

Буфер не заполнен

Если режим FIFO запрещен, бит устанавливается, когда буферный
регистр приемника/передатчика занят. Если режим FIFO разрешен
бит устанавливается, если заполнен буфер приемника/ передатчика

BUSY

Бит занятости блока UART
0

Блок не занят

Блок передает данные на линию. Бит остается установленным до тех
пор, пока данные, включая стоповые биты, не будут полностью
переданы. Также бит устанавливается при наличии данных в буфере
передатчика, вне зависимости от состояния приемопередатчика (даже
если он запрещен)

DCD

Индикатор инверсии сигнала на линии UART_DCD
0

Прямая передача

Инверсия

DSR

Индикатор инверсии сигнала на линии UART_DSR
0

Прямая передача

Инверсия

CTS

Индикатор инверсии сигнала на линии UART_CTS
0

Прямая передача

Инверсия

–

31-9

Зарезервировано

Т а б л и ц а А . 1 1 . 4 – Регистры целой и дробной частей делителя скорости обмена
данными

IBRD

Сброс: 00000000h

340

Окончание таблицы А.11.4

FBRD

Сброс: 00000000h

Поле

Биты

Описание

BAUDDIV_INT

15-0

Целая часть коэффициента деления частоты для
формирования тактового сигнала передачи данных.
Минимальное значение 0001h

BAUDDIV_FRAC

5-0

Дробная часть коэффициента деления частоты для
формирования тактового сигнала передачи данных.
При BAUDDIV_INT = FFFFh, значение BAUDDIV_FRAC
может быть только 00h. Невыполнение этого условия
приведет к прерыванию приема/передачи

Остальные биты регистров зарезервированы

Т а б л и ц а А . 1 1 . 5 – Регистр управления линией

LCR_H

Сброс: 00000000h

Поле

Биты

Описание

SPS

Бит разрешения передачи бита четности с фиксированным значением.
Состояние бита не важно, если бит PEN сброшен
0

Запрещено

На месте бита четности передается инверсное значение бита EPS,
оно же проверяется при приеме данных.
При EPS = 0 на месте бита четности передается единица.
При EPS = 1 на месте бита четности передается ноль

WLEN 6-5

Поле количества передаваемых/принимаемых информационных бит
00

5 бит

6 бит

7 бит

8 бит

341

Окончание таблицы А.11.5

Поле

Биты

Описание

FEN

Бит включения режима FIFO буфера приемника и передатчика
0

Выключен

Включен

STP2

Бит выбора режима передачи стопового бита
0

Один стоповый бит

Два стоповых бита
П р и м е ч а н и е – Приемник не проверяет наличие дополнительного

стопового бита в кадре

EPS

Бит паритета
Состояние бита не важно, если бит PEN сброшен
0

Бит четности дополняет количество единиц в информационной
части кадра до нечетного числа

Бит четности дополняет количество единиц в информационной
части кадра до четного числа

PEN

Бит включения проверки четности
0

Выключена. Кадр не содержит бита четности

Включена. Бит четности передается в кадре и проверяется при
приеме данных

BRK

Флаг разрыва линии
0

Нормальная работа

Если бит установлен, то по завершении передачи текущего символа
на выходе передатчика устанавливается низкий уровень сигнала.
Для правильного выполнения этой операции программное
обеспечение должно обеспечить передачу сигнала разрыва в
течение, как минимум, времени передачи двух информационных
кадров

–

31-8

Зарезервировано

П р и м е ч а н и е – Дополнительная информация о комбинациях состояний битов SPS,

EPS и PEN для контроля паритета представлена в таблице А11.6.

Таблица А.11.6 – Зависимость бита паритета от состояния битов регистра LCR_H

Биты регистра LCR_H

Наличие и состояние бита паритета

SPS

EPS

PEN

Не важно Не важно

Не передается, не проверяется

Проверка нечетности слова данных

Проверка четности слова данных

Бит четности постоянно равен единице

Бит четности постоянно равен нулю

342

Т а б л и ц а А . 1 1 . 7 – Регистр управления

Сброс: 00000300h

Поле

Биты

Описание

CTSEN

Бит разрешения аппаратного управления потоком данных по линии
CTS
0

Запрещено

Разрешено. Данные передаются в линию только при активном
значении сигнала UART_CTS

RTSEN

Бит разрешения аппаратного управления потоком данных по линии
RTS
0

Запрещено

Разрешено. Запрос данных от внешнего устройства
осуществляется только при наличии свободного места в буфере
приемника

RTS

Бит программного управления состоянием линии модема UART_RTS
0

Высокий уровень

Низкий уровень

DTS

Бит программного управления состоянием линии модема UART_DTR
0

Высокий уровень

Низкий уровень

RXE/
TXE

9/
8

Бит разрешения приема/передачи
0

Запрещено

Разрешено

UARTEN 0

Бит разрешения работы приемопередатчика
0

Запрещено

Разрешено

–

31-16,
13,12,
7-1

Зарезервировано

343

Т а б л и ц а А . 1 1 . 8 – Регистр порога прерывания по заполнению буфера в режиме FIFO

IFLS

Сброс: 00000012h

Поле

Биты

Описание

RXIFLSEL/
TXIFLSEL

5-3/
2-0

Порог заполнения/опустошения буфера приемника/передатчика, по
достижение которого будет генерироваться прерывание

Для приемника

Для передатчика

000

Заполнение на 1/8

Опустошение до 1/8

001

Заполнение на 1/4

Опустошение до 1/4

010

Заполнение на 1/2
(по умолчанию)

Опустошение до 1/2
(по умолчанию)

011

Заполнение на 3/4

Опустошение до 3/4

100

Заполнение на 7/8

Опустошение до 7/8

Остальные комбинации зарезервированы

–

31-6

Зарезервировано

Т а б л и ц а А . 1 1 . 9 – Регистр прерываний

Регистр состояния прерываний

RIS

Сброс: 0000000xh

Регистр маски прерываний

IMSC

Сброс: 00000000h

344

Окончание таблицы А.11.9

Регистр состояния прерываний с маскированием

MIS

Сброс: 0000000xh

Регистр сброса прерываний

ICR

Сброс: 00000000h

Поле

Бит

Описание

RIS/
IM/
MIS/
IC

Переполнение буфера приемника

Разрыв линии

Ошибка контроля четности

Ошибка в структуре кадра

Таймаут приема данных

Порог опустошения буфер передатчика

Порог переполнения буфера приемника

DSR

RMIS/
MIM/
MMIS/
MIC

Изменение состояния линии UART_DSR

DCD

Изменение состояния линии UART_DCD

CTS

Изменение состояния линии UART_CTS

Изменение состояния линии UART_RI

–

31-11 Зарезервировано

Функционирование регистров.
При  возникновении  прерываний  устанавливаются  соответствующие  им  немаскируемые
флаги в регистре RIS.
Установка бит в регистре IMSC формирует маску.
В  регистре  MIS  устанавливаются  только  те  флаги,  которые  не  закрыты  маской  регистра
IMSC.
Запись  единиц  в  биты  регистра  ICR  сбрасывает  соответствующие  им  флаги  в  регистрах
RIS и MIS, а также прерывания, вызвавшие установку этих флагов

345

Т а б л и ц а А . 1 1 . 1 0 – Регистр управления прямым доступом к памяти

DMACR

Сброс: 00000000h

Поле

Бит

Описание

DMAONERR 2

Бит управления блокированием запросов DMA от приемника
RXDMASREQ и RXDMABREQ в случае возникновения
прерывания по ошибке
0

Выключено

Включено

TXDMAE/
RXDMAE

1/
0

Бит разрешения формирования запросов DMA для обслуживания
буфера передатчика/приемника
0

Запрещено

Разрешено

–

31-3

Зарезервировано

346

A.12 Регистры блока ШИМ

Т а б л и ц а А . 1 2 . 1 – Регистр управления таймером

TBCTL

Сброс: 00000000h

Поле

Биты

Описание

FREE/
SOFT

15-14

Поле задания  поведения счетчика ШИМ после перехода в режим
останова во время отладки
00  Счетчик будет остановлен на следующий такт TBCLK
01  Счетчик будет остановлен по достижении события:

- TBCTR = TBPRD (при счете вверх);
- TBCTR = 0000h (при счете вниз или вверх-вниз).

1х Счетчик продолжит работу

PHSDIR

Бит задания фазового направления (используется только при
двунаправленном счете).
Задает направление счета после синхронизации. Загружается
вместе с регистром фазы TBPHS
0

Вниз

Вверх

CLKDIV

12-10

Поле задания первого делителя тактовой частоты
000

001

1/2

010

1/4

011

1/8

100

1/16

101

1/32

110

1/64

111

1/128

HSPCLKDIV 9-7

Поле задания второго делителя тактовой частоты.
Конечное значение делителя является произведением значений
делителей, задаваемых полями CLKDIV и HSPCLKDIV
000

001

1/2

010

1/4

011

1/6

100

1/8

101

1/10

110

1/12

111

1/14

347

Окончание таблицы А.12.1

Поле

Биты

Описание

SWFSYNC

Бит программной эмуляция появления синхроимпульса
0

Нет действий

Запись единицы вызывает появление синхроимпульса в цепи
PWM_SYNCI

SYNCOSEL

5-4

Поле выбора источника для выходного сигнала синхронизации
PWM_SYNCO
00

PWM_SYNCI

CTR = 0000h

CTR = CMPB

Выдача синхроимпульса запрещена

PRDLD

Бит управления загрузкой регистра TBPRD
0

Режим отложенной загрузки регистра TBPRD разрешен

Запись в TBPRD будет произведена сразу в активный
регистр

PHSEN

Бит разрешения загрузки счетчика таймера
0

Запрещено

Разрешена загрузка счетчика TBCTR значением регистра
фазы TBPHS при получении события синхронизации
(импульс на входе PWM_SYNCI или запись в бит
SWFSYNC)

CTRMODE

1-0

Поле задания направления счета
00

Вверх

Вниз

Вверх-вниз

Счетчик остановлен

–

31-16

Зарезервировано

Т а б л и ц а А . 1 2 . 2 – Регистр статуса таймера

TBSTS

Сброс: 00000000h

Поле

Бит

Описание

CTRMAX

Флаг достижения счетчиком таймера своего максимального
значения FFFFh
0

Значение не достигнуто или флаг был сброшен

Значение было достигнуто

Запись единицы сбрасывает флаг

348

Окончание таблицы А.12.2

Поле

Биты

Описание

SYNCI

Флаг синхронизации
0

Синхронизация не достигнута или флаг был сброшен

Синхронизация произошла

Запись единицы сбрасывает флаг

CTRDIR

Флаг направление счета таймера
0

Вниз

Вверх

–

31-3

Зарезервировано

Т а б л и ц а А . 1 2 . 3 – Регистр фазы

TBPHS

Сброс: 00000000h

Поле

Биты

Описание

TBPHS

31-16

Поле задания начальной фазы таймера при получении сигнала
синхронизации

TBPHSHR

15-8

Поле дополнительных разрядов начальной фазы таймер. Доступен в
блоке ШИМ высокого разрешения.
Если бит PHSEN сброшен, то синхронизация отключена, и таймер
не будет загружаться значением TBPHS.
Если бит PHSEN установлен, то по получению события
синхронизации в счетчик таймера TBCTR будет загружено значение
TBPHS

–

7-0

Зарезервировано

Т а б л и ц а А . 1 2 . 4 – Регистр текущего значения таймера

TBCTR

Сброс: 00000000h

349

Окончание таблицы А.12.4

Поле

Биты

Описание

TBCTR

15-0

Текущее значение счетчика таймера.
Запись в регистр изменяет значение таймера. Запись происходит
асинхронно с TBLK и не использует отложенный механизм загрузки

–

31-16

Зарезервировано

Т а б л и ц а А . 1 2 . 5 – Регистр максимального значения таймера

TBPRD

Сброс: 00000000h

Поле

Биты

Описание

TBPRD

15-0

Период таймера (максимальное значение счета таймера).
Отложенная загрузка в этот регистр программируется битом PRDLD
регистра TBCTL. По умолчанию бит PRDLD сброшен и запись в
регистр TBPRD приводит к записи в теневой регистр. Активный
регистр будет загружен по событию TBCTR = Zero. Если бит PRDLD
установлен, то запись выполняется напрямую в активный регистр

–

31-16

Зарезервировано

Т а б л и ц а А . 1 2 . 6 – Регистр управления компаратором

CMPCTL

Сброс: 00000000h

Поле

Биты

Описание

SHDWB
FULL

Флаг отложенной загрузки в регистр CMPB
0

Нет действий

Активный регистр загружен значением из теневого регистра

SHDWA
FULL

Флаг отложенной загрузки в регистр CMPA
0

Нет действий

Активный регистр загружен значением из теневого регистра

350

Окончание таблицы А.12.6

Поле

Биты

Описание

SHDWBMODE 6

Бит управления загрузкой регистра CMPB
0 Значение, записываемое в регистр CMPB, размещается в

теневом регистре (отложенная загрузка)

1 Производится загрузка напрямую в активный регистр

SHDWAMODE 4

Бит управления загрузкой регистра CMPA
0 Значение, записываемое в регистр CMPA, размещается в

теневом регистре (отложенная загрузка)

1 Производится загрузка напрямую в активный регистр

LOADBMODE

3-2

Поле задания события загрузки отложенного значения в регистр
CMPB (при условии, что бит SHDWBMODE сброшен)
00

CTR = Zero

CTR = PRD

CTR = Zero или CTR = PRD

Загрузка запрещена

LOADAMODE 1-0

Поле задания события загрузки отложенного значения в регистр
CMPA (при условии, что бит SHDWAMODE сброшен)
00

CTR = Zero

CTR = PRD

CTR = Zero или CTR = PRD

Загрузка запрещена

–

31-10,
7, 5

Зарезервировано

Т а б л и ц а А . 1 2 . 7 – Регистр порога срабатывания А

CMPA

Сброс: 00000000h

Поле

Биты

Описание

CMPA

31-16

Активное  значение  порога  срабатывания  канала  А,  которое
сравнивается со значением счетчика таймера.
При  совпадении  значений  формируется  событие  CTR  =  CMPA,
которое влияет на поведение сигналов на линиях PWMA и PWMB

CMPAHR 15-8

Дополнительные младшие биты значения порога срабатывания
канала А (используются только для блока ШИМ высокого
разрешения).
Отложенная загрузка включается и работает также как и для поля
CMPA

–

7-0

Зарезервировано

351

Т а б л и ц а А . 1 2 . 8 – Регистр порога срабатывания B

CMPB

Сброс: 00000000h

Поле

Биты

Описание

CMPB

31-16

Активное  значение  порога  срабатывания  канала  B,  которое
сравнивается со значением счетчика таймера.
При  совпадении  значений  формируется  событие  CTR  =  CMPB,
которое влияет на поведение сигналов на линиях PWMA и PWMB

–

15-0

Зарезервировано

Т а б л и ц а А . 1 2 . 9 – Регистр обработчика для выхода A/B

AQCTLA / AQCTLB

Сброс: 00000000h

Поле Биты

Описание

CBD

11-10

Действие на выводе PWMA/PWMB при CTR = CMPB при счете вниз

CBU

9-8

Действие на выводе PWMA/PWMB при CTR = CMPB при счете вверх

CAD

7-6

Действие на выводе PWMA/PWMB при CTR = CMPA при счете вниз

CAU

5-4

Действие на выводе PWMA/PWMB при CTR = CMPA при счете вверх

PRD

3-2

Действие на выводе PWMA/PWMB при CTR = PRD

ZRO

1-0

Действие на выводе PWMA/PWMB при CTR = Zero

–

31-12 Зарезервировано

Для каждого события может быть задано одно из четырех действий:
00 – Нет реакции;
01 – Переключение PWMA/PWMB в ноль;
10 – Переключение PWMA/PWMB в единицу;
11 – Инверсия PWMA/PWMB

352

Т а б л и ц а А . 1 2 . 1 0 – Регистр программного управления однократным действием

AQSFRC

Сброс: 00000000h

Поле

Биты

Описание

RLDCSF

7-6

Не используется. Записывать только 00b!

OTSFB

Запись единицы инициирует ожидание события CTR = Zero для
однократного переключения вывода в состояние, заданное полем
ACTSFB

ACTSFB

4-3

Выбор действия с выходным сигналом на выводе
00

Нет действий

PWMB = 0

PWMB = 1

Инверсия PWMB

OTSFA

Запись единицы инициирует ожидание события CTR = Zero для
однократного переключения вывода в состояние, заданное полем
ACTSFA

ACTSFA

1-0

Выбор действия с выходным сигналом на выводе
00

Нет действий

PWMA = 0

PWMA = 1

Инверсия PWMA

–

31-8

Зарезервировано

Т а б л и ц а А . 1 2 . 1 1 – Регистр обработчика для циклического программного управления

AQCSFRC

Сброс: 00000000h

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ К1921ВК01Т. Руководство пользователя (от 10.09.2019) - часть 22